A5/1

A5/1

비밀성을 위해 GMS 휴대폰에 사용됨

X, Y, Z라고 라벨을 붙인 세 개의 선형 피드백 시프트 레지스터(LFSR : Linear Feedback Shift Registers)

A5/1은 세 개의 레지스터로 구성되어 있다.

X : 19 bits

Y : 22 bits

Z : 23 bits

LFSR 3개를 모두 합하면 64비트가 되도록 설계함 (19+22+23)

각 단계는 한 비트를 생산한다.  하드웨어에서 효율적

키 스트림 비트는 레지스터의 우측 비트의 XOR

주어진 예제에서는, 

레지스터 X는 단계 진행, Y는 하지 않고, Z는 단계 진행함

x, y, z 비트 중 과반수 이상이 0이면 0을, 1이면 1을 반환한다.

그림과 같이, 각 레지스터의 8, 10, 10번째 비트가

XOR연산을 수행할 것인지 수행하지 않을 것인지를 결정하는

clocking bit로 동작하며 연산의 결과는 첫 번째 비트에 들어가게 된다.

결정 방법은 다수결의 원칙을 따른다.

두 개 이상의 clocking bit가 1이면 clocking bit가 1의 값을 갖는 시프트 레지스터에만 XOR 연산을 수행하고,

두 개 이상의 clocking bit가 0이면 clocking bit가 0의 값을 갖는 시프트 레지스터에만 XOR 연산을 수행한다.